基於FPGA之單次迭代平行細線化演算法處理系統之設計與實現

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研究生：	龔柏元 Po-Yuan Kung
論文名稱：	基於FPGA之單次迭代平行細線化演算法處理系統之設計與實現 Design and Implementation of an FPGA-based Algorithmic Processing System for a One-subiteration Parallel Thinning Algorithm
指導教授：	吳乾彌 Chen-Mie Wu
口試委員:	陳省隆 Hsing-Lung Chen 陳郁堂 Yie-Tarng Chen 陳漢宗 Hann-Tzong Chern
學位類別：	碩士 Master
系所名稱：	電資學院 - 電子工程系 Department of Electronic and Computer Engineering
論文出版年：	2015
畢業學年度：	103
語文別：	中文
論文頁數：	95
中文關鍵詞：	平行、細線化、演算法
外文關鍵詞：	FPGA, Parallel, Thinning, Algorithm
相關次數：	點閱：171 下載：6
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本論文係有關FPGA-based單次迭代平行細線化演算法處理系統之設計與實現，相關研究工作包含下列四大部分。
第一部分為平行細線化演算法之軟體設計;在研究各種平行細線化演算法並考量運算之特性與硬體資源限制後，選擇採用單次迭代平行細線化演算法為本論文研究之標的。
第二部分為設計與實現單次迭代平行細線化演算法處理系統，其主要包含NIOS II CPU、SDRAM(儲存完整的二值化輸入影像及運算結果)、細線化演算法處理器與通訊介面電路，最後把以上各部分整合並以Altera FPGA實現之。
第三部分為撰寫演算法處理系統之相關驅動程式以構成一個驗證系統，並透過NIOS II IDE以JTAG UART控制此硬體電路來驗證其功能。
第四部分為演算法處理系統之驗證與效能評估。
整體而言，本論文係以研究FPGA-based單次迭代平行細線化演算法處理系統為目標，並以Altera FPGA實現之。透過不同的影像測試，證實本論文所發展之演算法處理系統有極佳的效能，其相關之軟硬體整合設計方法，亦可用於其他演算法處理系統之設計與驗證。

This thesis is relevant to the design and implementation of an FPGA-based algorithmic processing system for a one-subiteration parallel thinning algorithm. The research work consists of the following four parts.
The first part focuses on the software design of the parallel thinning algorithm. After studying the various parallel thinning algorithms and considering both the characteristics of the computation and the limitation of hardware resources, a one-subiteration parallel thinning algorithm has been selected as the research target of this thesis.
The second part focuses on the hardware design of an algorithmic processing system for a one-subiteration parallel thinning algorithm. This algorithmic processing system comprises NIOS II CPU, SDRAM (for storing the whole binary input image and computed result), thinning algorithmic processor, and communication interface circuit. Finally, all these parts mentioned above are integrated together and implemented on an Altera FPGA.
The third part is to write the relevant driving programs for the algorithmic processing system to construct a verification system. Meanwhile through NIOS II IDE, JTAG UART is used to control the hardware circuit to verify its functionality.
The fourth part is about the verification and performance evaluation of the algorithmic processing system.
On the whole, the goal of this thesis is to do research on an FPGA-based algorithmic processing system for a one-subiteration parallel thinning algorithm and implement it on an Altera FPGA. After being verified with various kinds of digital images, the algorithmic processing system developed in this thesis has shown fabulous computing performance and the related hardware/software co-design method can also be used in the design and verification process of other algorithmic processing system.

第一章 緒論	1
1 研究背景與動機	1
2 研究內容之相關架構	3
3 論文組織與概觀	4
第二章 平行細線化演算法處理系統之設計發展環境與驗證流程	5
1平行細線化演算法處理系統之軟/硬體整合設計簡介	5
2 SOPC-Based軟體開發環境	7
2.1 NIOS II IDE	7
2.2 NIOS II Command Shell	7
3 SOPC-Based硬體開發環境	8
3.1 NIOS II嵌入式系統	8
3.2 Quartus II與SOPC Builder開發環境	14
3.3 Altera Startix II FPGA開發板	17
4平行細線化演算法處理系統驗證架構與開發流程	18
4.1軟體驗證架構	18
4.2硬體開發流程	18
第三章 影像細線化演算法之軟體相關設計	20
1細線化演算法之原理介紹	20
2 平行細線化演算法的種類	24
2.1雙次迭代平行細線化演算法:	25
2.2單次迭代平行細線化演算法:	25
2.3單像素處理模式	26
2.4多相素處理模式	27
3 平行細線化演算法之軟體相關設計	27
3.1 圖形資料儲存方式與資料格式	29
3.2 演算法軟體設計之結構	30
3.3 平行細線化演算法之軟體設計	31
4 實驗結果	35
第四章 平行細線化演算法處理系統之硬體設計	37
1演算法處理系統硬體設計簡介	37
1.1	演算法處理系統之硬體架構	38
1.2	SDRAM與直接記憶體存取	39
1.3 平行細線化演算法處理器	41
1.4 NIOS II處理器	44
2 資料於記憶體之儲存方式	45
2.1 影像資料於SDRAM之儲存方式	45
2.2 影像資料於資料緩衝器之儲存方式	46
2.3 影像資料於內部資料暫存器之儲存方式	48
3 直接記憶體存取之硬體設計	50
4 平行細線化演算法處理器之硬體設計	53
4.1 平行細線化演算法處理器結構簡介	53
4.2 系統控制單元之硬體設計	55
4.3 細線化單元硬體設計	58
5平行細線化演算法處理系統之軟/硬體介面設計	63
第五章 平行細線化演算法處理系統之驗證與效能測試	66
1 驗證與測試環境簡介	66
2平行細線化演算法處理系統之驗證	68
3平行細線化演算法處理系統之軟/硬體效能測試	72
3.1 軟/硬體效能測試方式簡介	72
3.2 硬體設計之FPGA元件使用率	75
3.3 軟/硬體設計之執行效能比較	76
第六章 結論	77
參考文獻	78

                                

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