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研究生： 洪偉程
Wei-cheng Hung
論文名稱： SOPC-based 微處理器匯流排控制器之設計
Design of a Bus Controller for a SOPC-based Microprocessor
指導教授： 吳乾彌
Chen-Mie Wu
口試委員: 邱炳樟
Bin-Chang Chieu
陳省隆
Hsing-Lung Chen
學位類別： 碩士
Master
系所名稱： 電資學院 - 電子工程系
Department of Electronic and Computer Engineering
論文出版年： 2005
畢業學年度： 94
語文別： 中文
論文頁數： 61
中文關鍵詞： 匯流排控制器 、嵌入式系統 、內建自我測式 、邊界掃描
外文關鍵詞： bus controller, BIST, JTAG, SOPC
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    • 本論文係有關以SOPC為基礎的嵌入式系統之匯流排設計，相關研究工作包含三大部份：第一部份為嵌入式系統匯流排規格的設計；第二部份為嵌入式記憶體與嵌入式系統內部周邊元件及其與匯流排介面之設計與實現；第三部份為以JTAG為基礎的測試系統與內建自我測試電路之設計與實現。
    整體而言，本論文係發展一個具有自我測試功能的嵌入式系統之系統匯流排。

    This thesis is related to the design and implementation of an on-chip system bus for a SOPC-based embedded system. The research work in this thesis consists of three parts. The first part is about the design of the specification for an on-chip system bus. The second part is about the design and implementation of on-chip memories and peripherals which are connected to the system bus through their bus interfaces. The third part is about the design and implementation of a JTAG-based testing system with build-in self-test capability.
    As a whole, this thesis is related to the development of an on-chip system bus with build-in self-test capability for embedded systems.

    第一章 緒論 1.1 研究動機與背景 1.2 論文組織及概觀 第二章 Avalon匯流排架構 2.1 Avalon匯流排架構簡介 2.2 Avalon匯流排基本傳輸控制 2.2.1 基本非同步讀取傳輸 2.2.2 周邊控制等待週期讀取傳輸 2.2.3 基本同步寫入傳輸 2.2.4 周邊控制等待週期寫入傳輸 2.3 Avalon匯流排進階傳輸控制 2.3.1 周邊控制延遲讀取傳輸 2.3.2 串流讀取傳輸 2.4 自定匯流排系統傳輸控制 2.4.1 自定匯流排簡介 2.4.2 讀取傳輸控制 2.4.3 寫入傳輸控制 第三章 自定匯流排系統之設計與實現 3.1 系統架構 3.2 匯流排控制器 3.3 匯流排橋接器與內建自我測試電路 3.3.1 匯流排橋接器 3.3.2 匯流排內建自我測試電路 3.4 同步動態記憶體控制器 3.5 DMA控制器 3.6 嵌入式靜態記憶體與內建自我測試電路 3.6.1 嵌入式靜態記憶體 3.6.2 行進式演算法 3.6.3 內建自我測試電路 第四章 JTAG測試系統架構之設計與實現 4.1 JTAG測試系統簡介 4.2 JTAG規格簡介 4.2.1 測試資料暫存器 4.2.2 指令暫存器 4.2.3 測試存取埠 4.2.4 測試存取埠控制器 4.3 JTAG測試系統與內建自我測試電路之整合 4.4 測試結果 第五章 結論 參考文獻

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