邊界與邊角偵測演算處理器之軟/硬整合設計與實現｜國立臺灣科技大學博碩士論文系統

簡易檢索 / 詳目顯示

回結果列表

研究生：	黃寅修 Yin-hsiu Huang
論文名稱：	邊界與邊角偵測演算處理器之軟/硬整合設計與實現 Hardware/Software Co-design and Implementation of Algorithmic Processors for Boundary and Corner Detection
指導教授：	吳乾彌 Chen-Mie Wu
口試委員:	陳省隆 Hsing-Lung Chen 陳郁堂 Yie-Tarng Chen 陳漢宗 Hann-Trong Chen 林敬舜 Ching-Shun Lin
學位類別：	碩士 Master
系所名稱：	電資學院 - 電子工程系 Department of Electronic and Computer Engineering
論文出版年：	2008
畢業學年度：	96
語文別：	中文
論文頁數：	89
中文關鍵詞：	邊界、邊角
外文關鍵詞：	boundary, corner
相關次數：	點閱：119 下載：2
分享至:	分享至facebook 分享至twitter

查詢本校圖書館目錄查詢臺灣博碩士論文知識加值系統勘誤回報

本論文係有關影像處理演算處理器之軟硬體整合設計與驗證，相關研究工作包含三大部分。
第一部份為邊界與邊角偵測演算法之軟體設計，並於Linux個人電腦系統上驗證之；其中，邊界偵測是針對二元數位影像的邊緣點做標示，邊角偵測則是利用路徑搜尋、邊角餘弦值計算、邊角分類等運算將邊界點進一步區分為凹、凸、直線等不同屬性。
第二部份係有關邊界與邊角偵測演算處理器之硬體與軟/硬介面設計；其中，處理器硬體以Altera FPGA實驗板實現，而軟/硬介面則是根據NIOS II CPU之匯流排標準而設計。
第三部份係使用一以遠端程序呼叫模式運作之嵌入式系統來作演算處理器之驗證與效能測試。
整體而言，本論文係以設計邊界與邊角偵測演算處理器之雛型為目標，並展示一種軟/硬整合設計之方法，以改善其設計與驗證流程之效率。

This thesis is related to hardware/software co-design and verification of the algorithmic processors for digital image processing. The research work includes three parts.

The first part is about using a Linux personal computer system to design and verify the software for the boundary and corner detection algorithms. Here boundary detection means to mark the boundary points in a binary digital image and corner detection means to separate boundary points into several classes of features (i.e., concave, convex, and straight-line points) through using the following operations such as path finding, computing the cosine value of a corner, and corner classification.

The second part is about the design of hardware and software/hardware interface for the boundary and corner detection algorithmic processors. In this work, the processor hardware is implemented on an Altera FPGA development board, and the software/hardware interface is designed according to NIOS II CPU bus standard.

The third part is to use a well-developed RPC-based embedded system for the verification and performance test of the related algorithmic processors.

On the whole, the goal of this thesis is to design and develop the prototypes for the boundary and corner detection algorithmic processors. Meanwhile, a hardware/software co-design method is presented to improve the efficiency of both the design and verification flows.

目錄
第一章 緒論	1
1.1 研究背景與動機	1
1.2 研究內容相關架構	2
1.3 論文組織及概觀	3
第二章 邊界與邊角演算法之軟體設計	4
2.1 軟體規格與介面設計	4
2.1.1 邊界偵測軟體規格與介面設計	8
2.1.2 邊角偵測軟體規格與介面設計	8
2.2 邊界偵測演算法	9
2.3 邊角偵測演算法	11
2.3.1 路徑搜尋	14
2.3.2 邊角餘弦值計算	15
2.3.3 邊角分類	17
2.3.3.1 邊角判斷	18
2.3.3.2 凹凸判斷	19
2.3.3.3 特徵編碼	20
第三章 邊界與邊角演算處理器之硬體與軟硬介面設計	21
3.1 處理器硬體與軟硬介面設計簡介	21
3.2 基本算術運算之硬體設計	23
3.2.1 簡介	23
3.2.2 二補數陣列乘法器	24
3.2.3 非回存式陣列除法器	27
3.2.4 非回存式陣列根號計算電路	29
3.2.5 內積計算電路	31
3.2.6 向量大小計算電路	32
3.3 演算處理器硬體設計	33
3.3.1 簡介	33
3.3.2 邊界偵測處理器	35
3.3.3 邊角偵測處理器	42
3.3.3.1 路徑搜尋電路	44
3.3.3.2 餘弦值計算電路	47
3.3.3.3 邊角分類電路	48
3.4 演算處理器之軟硬體介面設計	51
3.4.1 控制/狀態暫存器之資料格式	52
3.4.2 資料記憶體之儲存格式	56
3.4.3 NIOS II端驅動程式設計	57
第四章 演算處理器之驗證與效能測試	58
4.1 驗證與測試環境簡介	58
4.2 SOPC-BASED 演算處理器驗證架構與流程	59
4.2.1 RPC-based 嵌入式軟體驗證架構與流程	59
4.2.2 RPC-based 演算處理器驗證架構與流程	61
4.3 圖形處理之驗證與測試	62
4.3.1 圖型測試樣本簡介	62
4.3.2 演算處理器之軟/硬體整合驗證及測試	63
4.4 軟硬體效能測試	65
4.4.1 軟/硬體效能測試簡介	65
4.4.2 Linux與NIOS II端軟體執行效能	66
4.4.3 SOPC-based硬體執行效能	68
4.4.4 SOPC-based軟/硬體執行效能之比較	71
第五章 結論	73
參考文獻	74


圖目錄
圖1 演算處理器驗證系統FPGA板結構圖	2
圖2-1 Bitmap格式檔案儲存方式	6
圖2-2 轉換後之圖形示意圖	7
圖2-3 邊界偵測演算法示意圖	10
圖2-4 邊界偵測演算法之輸入圖形示意圖	11
圖2-5 邊角偵測演算法示意圖	13
圖2-6 邊角餘弦值計算示意圖	16
圖2-7 圖形特徵示意圖	17
圖2-8 BC計算中心點示意圖	19
圖3-1 邊界與邊角偵測演算處理器硬體架構圖	22
圖3-2 8-bits二補數Baugh-Wooley陣列乘法器	25
圖3-3 陣列乘法器邏輯簡化示意圖	26
圖3-4 8-bits非回存式陣列除法器	28
圖3-5 8-bits非回存式陣列根號電路	30
圖3-6 內積計算電路方塊圖	31
圖3-7 向量大小計算電路方塊圖	32
圖3-8影像處理演算處理器基本架構圖	33
圖3-9影像處理器架構圖	34
圖3-10 邊界偵測前置處理之ASM 圖	36
圖3-11  1-像素搜尋之ASM 圖	37
圖3-12 邊界偵測處理器之ASM 圖	39
圖3-13邊界偵測之硬體架構圖	41
圖3-15 餘弦值計算電路方塊圖	47
圖3-16邊角計算電路之ASM圖	48
圖3-17邊角偵測處理器之硬體架構圖	50
圖4-1 RPC-based 嵌入式軟體驗證架構圖	60
圖4-2 硬體驗證架構圖	61
圖4-3 圖形測試文字範例	62
圖4-4 圖形驗證結果示意圖	63


表目錄
表2-1 邊界偵測演算法軟體函數參數定義	8
表2-2 邊角偵測演算法軟體函數參數定義	8
表2-3 編號範圍表	18
表3-1 邊界計算處理器之軟/硬介面	52
表3-2 邊角計算處理器之軟/硬介面	53
表4-1 邏輯及記憶體使用率             61
表4-2 “ ,  ” Linux與NIOS II端軟體執行效能	66
表4-3  “ 注  ” Linux與NIOS II端軟體執行效能	66
表4-4 “ 中  ” Linux與NIOS II端軟體執行效能	67
表4-5“ 27 ” Linux與NIOS II端軟體執行效能	67
表4-6 “ ,  ” 硬體執行效能	69
表4-7  “ 注  ” 硬體執行效能	69
表4-8 “ 中  ” 硬體執行效能	70
表4-9“ 27 ” 硬體執行效能	70
表4-10 “ ,  ” 軟/硬體執行效能之比較	71
表4-11  “ 注  ” 軟/硬體執行效能之比較	71
表4-12 “ 中  ” 軟/硬體執行效能之比較	72
表4-13“ 27 ” 軟/硬體執行效能之比較	72

                                

參考文獻
[1] 陳鶴仁, SOPC-based演算處理器驗證系統之硬體設計, 國立台灣科技大學碩士學位論文, 民國九十五年。

[2] 吳家豪, RPC-based演算處理器驗證系統之Linux端相關軟體設計, 國立台灣科技大學碩士學位論文, 民國九十五年。

[3] 吳家豪, RPC-based演算處理器驗證系統之NIOS II 相關軟體設計, 國立台灣科技大學碩士學位論文, 民國九十五年。

[4] 翁智賢, 影像處理演算處理器之軟/硬整合設計與實現, 國立台灣科技大學碩士學位論文, 民國九十六年。

[5] Avalon Bus Specification Reference Manual, Altera Corporation, 2005.

[6] Michael D. Ciletti, Advanced Digital Design with the Verilog HDL, Prentice-Hall, 2003.

[7] Samir Palnitkar, Verilog HDL: A Guide to Digital Design and Synthesis, 2nd ed., Prentice-Hall, 2003.

[8] Milan Sonka, Vaclav Hlavac, and Roger Boyle, Image Processing, Analysis, and Machine Vision, 2nd ed., PWS Publishing.

[9] Quartus II Handbook, Altera Corporation, 2005.

[10] Niraj K. Jha and Atul Ahuja, ”Easily Testable Nonrestoring and
Restoring Gate-Level Cellular Array Dividers,” IEEE, 1993.

[11] Yamin Li and Wanming Chu, “Parallel-Array Implementation of
A Non-Resoring Square Root Algorithm,” International Conference on Computer Design, October 12-15, 1997.

[12] K. Piromsopa, C. Aporntewan, and P. Chongsatitvatana,
“An FPGA Implementation of a Fixed-Point Square Root Operati-
on,” International Symposium on Communications and Information Technologies, 2001.

簡易檢索 / 詳目顯示

相關論文