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研究生： 彭健桓
Chien-huan Peng
論文名稱： FPGA-based 邏輯陣列內建自我測試電路驗證系統之設計與實現
Design and Implementation of an FPGA-based Verification System for the Built-In Self-Test Circuits of Logic Arrays
指導教授： 吳乾彌
Chen-Mie Wu
口試委員: 陳省隆
Hsing-Lung Chen
陳郁堂
Yie-Tarng Chen
陳漢宗
Hann-Tzong Chern
呂政修
Jenq-Shiou Leu
學位類別： 碩士
Master
系所名稱： 電資學院 - 電子工程系
Department of Electronic and Computer Engineering
論文出版年： 2013
畢業學年度： 102
語文別： 中文
論文頁數： 100
中文關鍵詞： 內建自我測試 、邏輯陣列 、故障植入 、故障偵測 、故障涵蓋率
外文關鍵詞： Built-in Self-test, Logic arrays, Fault injection, Fault detection, Fault coverage
相關次數： 點閱：281  下載：2 
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    • 本論文是關於FPGA-based邏輯陣列內建自我測試電路驗證系統之設計與實現，相關研究工作包含四大部分：
    第一部份為探討邏輯陣列內建自我測試電路驗證系統之結構，在分析內建自我測試系統、待測電路與故障植入的方法後，發展出一個邏輯陣列內建自我測試電路驗證系統。
    第二部份為設計與實現邏輯陣列內建自我測試電路驗證系統之硬體，其中包含了加法器、陣列乘法器、故障植入及故障偵測等之電路設計，使之估算故障涵蓋率。最後，將以上設計之硬體整合於單晶片可程式化邏輯陣列中，並以Altera FPGA開發板實現之。
    第三部份是驗證系統之軟/硬體整合設計與實現，包含撰寫Nios II相關韌體與使用Nios II IDE來驗證其功能。
    第四部份是分別以軟、硬體模擬故障來驗證自我測試電路驗證系統之執行效能。
    整體而言，本論文係以研究與設計邏輯陣列之內建自我測試系統為目標，並以陣列乘法器為範例實現於FPGA開發板上。透過各種不同位元數的乘法器做實驗，本論文證實以硬體模擬來驗證內建自我測試電路之故障涵蓋率有遠勝於軟體模擬的效能。

    This thesis is related to the design and implementation of an FPGA-based verification system for the BIST (Built-In Self-Test) circuits of logic arrays. The related research work includes four parts:
    The first part is to explore the architecture for the verification system of the BIST circuits. After analyzing the BIST system, circuit under test, and fault injection methods, a verification system for the BIST circuits of logic arrays has been developed.
    The second part is to design and implement the hardware for the BIST verification system of logic arrays. This research work consists of designing circuits for adders, array multipliers, and fault injection and detection circuits. Therefore fault coverage can be evaluated. Finally the hardware designed above are integrated onto a single-chip field-programmable gate array and implemented on an Altera FPGA development board.
    The third part is about the hardware/software co-design and implementation of the verification system. Here Nios-II-related firmware is written and the Nios II IDE (Integrated Development Environment) is used to verify the function of the verification system.
    The fourth part is to simulate the faults by using the software and hardware independently to verify the run-time performance of the BIST verification system.
    On the whole, the goal of this thesis is to do researches on the design of a verification system for the BIST circuits of logic arrays. Meanwhile array multipliers are used as examples to implement on the FPGA development boards. After experimenting with multipliers of various bit widths this thesis has demonstrated that hardware simulation (or emulation) can be much more efficient than software simulation in the process of verifying the fault coverage of the BIST circuits.

    第一章 緒論 1 1.2研究內容相關架構 3 1.3論文組織及概觀 4 第二章 邏輯陣列內建自我測試電路驗證系統之發展環境與驗證流程 5 2.1 SOPC-based軟/硬體整合設計簡介 5 2.2 Altera SOPC-based軟體發展環境 7 2.3 Altera SOPC-based硬體發展環境 8 2.3.1 NIOS II嵌入式系統 8 2.3.1.1 NIOS II處理器架構[2] 9 2.3.1.2 Avalon Bus架構[3] 10 2.3.2 Quartus II SOPC發展系統 12 2.3.3 Altera Stratix II FPGA開發板 14 2.4邏輯陣列內建自我測試電路驗證架構與開發流程 15 2.4.1邏輯陣列內建自我測試電路架構之軟體模擬驗證 15 第三章 邏輯陣列內建自我測試電路之結構與概念 19 3.1 邏輯陣列內建自我測試電路驗證系統之結構介紹 19 3.2 線性回授移位暫存器[10][12][13] 21 3.2.1 線性回授移位暫存器的理論 22 3.2.2 線性回授移位暫存器的結構 23 3.2.3 線性回授移位暫存器的推算實例 24 3.2.4 線性回授移位暫存器的優勢 25 3.3 多輸入簽章暫存器[10][13] 26 3.4 邏輯陣列故障模型的分類與介紹 27 3.4.1 Gate-level故障之故障模型 27 3.4.2 1-bit Cell 故障之故障模型 27 3.4.3 Flip-flop與Register故障之故障模型 30 3.5 邏輯陣列故障的軟/硬體模擬 30 3.5.1 邏輯陣列故障之軟體模擬 31 3.5.2 邏輯陣列故障之硬體模擬 31 3.5.3 邏輯陣列故障之植入 31 3.5.4 邏輯陣列故障之偵測 32 3.5.5邏輯陣列故障涵蓋率之統計 33 3.6邏輯陣列內建自我測試電路驗證系統之設計 35 第四章 邏輯陣列內建自我測試電路驗證系統之硬體實現 37 4.1 FPGA-based邏輯陣列內建自我測試驗證系統之硬體結構 37 4.1.1 邏輯陣列內建自我測試電路驗證系統的有限狀態機 39 4.1.2邏輯陣列內建自我測試電路驗證系統之硬體完整結構 41 4.2並列加法器故障硬體模擬 42 4.2.1 並列加法器的結構 42 4.2.1.1 漣波式加法器之結構[7] 42 4.2.1.2 前瞻式進位加法器之結構[7] 45 4.2.1.3 暫存器之結構 48 4.2.2 並列加法器硬體故障模擬之架構 49 4.2.3 並列加法器硬體故障模擬之故障植入設計[8] 50 3.2.3.1硬體故障模擬之固定故障0設計 51 4.2.3.2 硬體故障模擬之固定故障1設計 52 4.2.3.3 並列加法器之漣波加法器故障植入設計 53 4.2.3.4 並列加法器之前瞻式進位加法器故障植入設計 57 4.2.3.5 暫存器之故障植入設計 61 4.2.5 並列加法器硬體故障模擬之故障偵測設計 62 4.3陣列乘法器故障硬體模擬 63 4.3.1 陣列乘法器之結構[4][9] 64 4.3.2 帶有前瞻式進位加法器之陣列乘法器結構 67 4.3.3 陣列乘法器硬體故障模擬之架構 69 4.3.4 陣列乘法器硬體故障模擬之故障植入設計 69 4.3.4.1 陣列乘法器之故障位址定義 70 4.3.4.2 硬體故障模擬之固定故障0設計 71 4.3.4.3 硬體故障模擬之固定故障1設計 72 4.3.4.4 陣列乘法器之Cell-based故障植入設計 73 4.3.4.5 陣列乘法器之Gate-level故障植入設計 75 4.3.4.6 陣列乘法器之Flip-flop與Pipelined Register故障植入設計 78 4.3.4.7 乘積累加器故障植入設計 81 4.3.5 陣列乘法器硬體故障模擬之故障偵測設計 82 4.4 邏輯陣列內建自我測試驗證系統之控制電路設計 83 4.4.1 邏輯陣列內建自我測試驗證系統之暫存器資料格式 84 4.5 邏輯陣列內建自我測試驗證系統之韌體設計 84 4.5.1 NIOS II韌體程式設計 85 4.5.2 陣列乘法器無法偵測故障之列表產生 88 4.6邏輯陣列內建自我測試驗證系統之故障涵蓋率估算 90 第五章 邏輯陣列內建自我測試電路驗證系統之效能測試 91 5.1 驗證與測試環境介紹 91 5.2 邏輯陣列內建自我測試電路驗證系統之測試與效能評估 92 5.2.1 軟/硬體模擬之測試與效能評估 92 5.2.2 電路驗證系統之軟體模擬執行效能 92 5.2.3 電路驗證系統之硬體模擬執行效能 94 5.2.4 軟/硬體模擬之執行效能比較 95 5.2.5 軟/硬體模擬之故障涵蓋率比較 95 5.2.5.1 Gate-level結構不同下的故障涵蓋率差異 97 第六章 結論 98 參考文獻 99

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