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    分數型鎖相迴路的三角積分器在FPGA 上的設計
    • 電子工程系 /98/ 碩士
    • 研究生: 溫政倫 指導教授: 黃進芳 劉榮宜
    • 這篇論文提出一個利用Verilog 和 FPGA 實現了Delta-Sigma Modulator 所架構出的 MASH 1-1-1 的數位電路。此數位電路是專門提供給 PLL 使用的。所搭配的 是…
    • 點閱:358下載:2
    • 全文公開日期 2013/01/15 (校內網路)
    • 全文公開日期 本全文未授權公開 (校外網路)
    • 全文公開日期 本全文未授權公開 (國家圖書館:臺灣博碩士論文系統)
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