檢索結果：共21筆資料 檢索策略： cdept.raw="電子工程系" and ckeyword.raw="類比數位轉換器"
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本論文著重在於在先進CMOS製程下，實現一個高速高解析度的類比數位轉換器(Analog-to-Digital Converter, ADC)，可以用於通訊與影像系統中。作者使用管線連續逼近式類比數位…
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本論文實現兩個十位元高速取樣之漸進式(SAR)類比數位轉換器(ADC)。利用單次二位元輔助之架構來減少轉換週期，進而提升類比數位轉換器的操作速度。動態閂鎖電路(Dynamic latch)減少了比較…
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本論文實現兩個八位元超高速取樣之漸進式(SAR)類比數位轉換器(ADC)。主 要是以 SAR ADC 為基礎，為了提升 ADC 的操作速度，藉由骨牌式(Domino)操作 來減少比較器輸出至數位類比…
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本論文實現一個使用單次二位元輔助之十位元漸進式類比數位轉換器(SAR ADC)。藉由使用單次二位元輔助之架構來減少轉換週期，進而提升類比數位轉換器的操作速度。動態邏輯電路(MdREG)減少了比較器輸…
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本論文探討十二位元之連續漸進式(SAR)類比數位轉換器(ADC)的設計與實現。這個ADC架構主要是以連續漸進式類比數位轉換器為基礎，為了提升取樣的操作速度，搭配使用次階式(Subrange)架構運作…
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本論文著重於高速時間交錯類比數位轉換器的時脈歪斜校正技術研發。時間交錯類比數位轉換器是由多個單通道類比數位轉換器組成。由於單通道類比數位轉換器受限於CMOS製程技術，當其取樣頻率無法滿足功耗與取樣頻…
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本論文實現一個十位元、每秒一億六千萬次取樣之逐漸逼近式類比數位轉換器。為了加速這個類比數位轉換器的操作速度，它使用了一個利用比較器輔助之逐漸逼近式架構。為了避免在它的數位類比轉換器中，使用過大的電容…
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在本論文中，一個頻寬為10 MHz的連續時間三角積分類比數位轉換器以TSMC 0.18 um 金氧半(CMOS)製程被設計，是應用於4G LTE的連續時間低通三角積分數位類比轉換器，其三角積分類比數…
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本論文中，使用TSMC 1P6M 0.18-um CMOS製成，一個十位元、每秒六千萬次取樣之時間交錯管線式類比數位轉換器(ADC)。本設計使用時間交錯技術以提升ADC取樣頻率，降低了放大器所需求頻…
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本論文為探討離散型三角積分(Delta-Sigma-Modulation, DSM)類比數位轉換器的設計與實現。這個ADC架構主要是基於DSM的主體，再加入額外的循序漸進式(SAR)類比數位轉換電路…