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研究生: 廖逸如
Yi-Ju Liao
論文名稱: 基於FPGA之異質通訊平台設計
Heterogeneous Communication Platform Implementation Based on FPGA
指導教授: 王煥宗
Huan-Chun Wang
口試委員: 葉濰銘
none
何政祐
none
高典良
none
林敬舜
Ching-Shun Lin
學位類別: 碩士
Master
系所名稱: 電資學院 - 電子工程系
Department of Electronic and Computer Engineering
論文出版年: 2016
畢業學年度: 104
語文別: 中文
論文頁數: 76
中文關鍵詞: 異質平台設計
外文關鍵詞: Implement
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  • 本論文以Xilinx VC707開發板為實作平台,旨在設計出一個可容納不同通訊協定的通訊平台。設計工具方面,硬體設計選用Xilinx的XPS為主要設計工具,軟體設計選用SDK為主要設計工具。本篇論文著重於選用適合的IP core(intellectual property core)進行系統和架構的設計,並沒有太著墨於IP core內部的電路設計。系統和架構的設計包含匯流排的選用、系統時脈(System Clock)的選用、時鐘樹(Clock tree)的設計和整體電路架構的設計等等,由於使用到FPGA作為實作平台,繞線、布局和時序約束也是本篇論文的一大重點。本篇論文平台設計包含天線模組及乙太網路模組,無線網路方面實作IEEE 802.11a/g,可當作AP(Access Point)或STA(Station),有線網路方面實作IEEE 802.3乙太網路協定。


    In this paper, Xilinx VC707 development board is chosen for the implementation, the point is how to design a communication platform that can accommodate different communication protocol. When designing hardware, Xilinx XPS is chosen as the major design tools, when designing software, SDK is chosen as the major design tool. The main work of the implementation is to choose the appropriate IP core (intellectual property core) then plan the system and design the architecture, we do not dwell too much on the internal circuit design of IP core. Plan the system and design the architecture includes what bus should be used, the selection of system clock, clock tree design, circuit architecture design, etc. Placement, routing and timing constraints are very important when using FPGA, thus, these issue are highly focused in this paper. This communication platform includes an antenna module and an Ethernet module, IEEE 802.11a and 802.11g was implemented for WLAN, it can act as AP(Access Point) or STA(station), IEEE 802.3 was implemented for LAN.

    章節目錄 圖目錄 vi 第一章 緒論 1 第二章 背景知識 3 2.1 IEEE 802.11 a/g Protocol 3 2.1.1 CSMA/CA與DCF 3 2.1.2 封包格式 4 2.2 IEEE 802.3 Protocol 5 第三章 實作平台 8 3.1 Xilinx XPS 8 3.2 PlanAhead 9 3.3 Xilinx SDK 10 第四章 設計與實作 11 4.1 設計流程 11 4.2 硬體架構 13 4.3 FPGA電路設計架構 14 4.4 軟體架構 16 第五章 設計FPGA時面臨的時序問題 18 5.1 FPGA的架構 18 5.2 靜態時序分析(STA) 27 5.2.1 Set up time 與 Hold time 27 5.2.2 Slack的意義 29 5.2.3 如何滿足合理的setup time 與 hold time? 31 5.2.3.1 Path 31 5.2.3.2 時序不佳的原因 34 5.2.3.3 時序約束 35 5.2.3.4 當出現timing error的SOP流程 46 第六章 結果展示 48 第七章 結論 50 附錄 51 A. Xilinx VC707 Evalution Kit 51 B. DDR3之運作原理 53 C. AXI4匯流排 56 D. Timing Contraint的語法 59 E. 扇出 61 F. Timing constraint, Clock report, Timing Analyzer使用方法 62 參考文獻 66 圖目錄 圖2-1 DCF競爭式存取 4 圖2-2 802.11封包格式 4 圖2-3 IEEE802家族之關係 6 圖2-4 OSI七層與IEEE802.3之關係 6 圖2-5 802.11和802.3的封裝 7 圖3-1 XPS環境 8 圖3-2 XPS所提供之Xilinx元件庫 8 圖3-3 PlanAhead環境 9 圖3-4 Search function call 10 圖4-1系統設計流程 11 圖4-2本平台軟、硬體設計概念圖 12 圖4-3硬體架構 13 圖4-4 FPGA電路設計架構 14 圖4-5軟體架構圖 16 圖4-6封包的封裝和解封裝 17 圖5-1 FPGA構造示意圖 18 圖5-2 CLB基本架構圖 19 圖5-3 Open Synthesized Design .20 圖5-4 Open Implemented Design .20 圖5-5以PlanAhead開啟的CLB內部圖 .20 圖5-6用PlanAhead開起的FPGA樣貌 .21 圖5-7 Clock Region放大圖 .22 圖5-8用PlanAhead看到的時鐘資源分布示意圖 .23 圖5-9圖5-8的放大圖 .24 圖5-10 I/O Bank、CMT和GTX的架構 .24 圖5-11我所使用之FPGA I/O Bank實際封裝樣貌 .25 圖5-12 建立時間與保持時間 .28 圖5-13 Set up time與Hold time及路徑時延的關係 .28 圖5-14 STA分析路徑 .32 圖5-15 Data path delay .32 圖5-16 Clock Path與Data Path .33 圖5-17 Clock Skew .33 圖5-18扇出的定義 .34 圖5-19一個專案內含有多個UCF(XPS專案資料夾截圖) .36 圖5-20添加時序約束於system.ucf(XPS截圖) .37 圖5-21 STA分析路徑(同圖5-14) .38 圖5-22 OFFSET約束語句所適用之路徑範例(Timing Analyzer截圖) .39 圖5-23我下在UCF檔的約束 .39 圖5-24例1中路徑的起點 .40 圖5-25例1中路徑的終點 .41 圖5-26被OFFSET約束涵蓋的路徑(一) .41 圖5-27 PERIOD約束語句所適用之路徑範例(Timing Analyzer截圖) .42 圖5-28 NET name的由來 .42 圖5-29例2所約束的時鐘網線 .43 圖5-30被PERIOD約束涵蓋的路徑 .44 圖5-31 OFFSET約束語句所適用之路徑範例二(Timing Analyzer截圖) .44 圖5-32被OFFSET約束涵蓋的路徑(二) .45 圖5-33當出現timing error的SOP流程 .46 圖6-1本平台展示示意圖 .60 圖6-2結果展示圖(1) .61 圖6-3結果展示圖(2) .61 圖A-1 VC707外觀 .63 圖B-1各代SDRAM比較圖 .66 圖C-1 AXI Read .68 圖C-2 AXI Write .69 圖C-3 AXI-Stream Handshake .69 圖C-4 AXI-Stream Transmit .70 圖C-5 AXI Interconnect .70 圖E-1接法一Fan-out=20 .73 圖E-2接法二Fan-out=15 .74 圖F-1打開”Project”選擇” View Design Summary” .75 圖F-2開啟Timing Constraints report .75 圖F-3 Clock report(1) .76 圖F-4 Clock report(2) .76 圖F-5開啟Timing Analyzer .77 圖F-6由Timing Analyzer檢視每個constraint所涵蓋的path .77 表目錄 表5-1 Xilinx公司Virtex-7系列FPGA之CLB資源 5 表5-2 Xilinx公司Virtex-7系列FPGA之功能總覽 5 表5-3設計工具提供之各元件使用率一覽表(截自XPS) 8 表5-4使用率狀況一覽(截自XPS) 8 表A-1 Xilinx各FPGA比較 8

    [1] IEEE 802.11, Wireless LAN Medium Access Control (MAC) and Physical Layer
    (PHY) specifications. IEEE Std 802.11, 1999.
    [2] IEEE 802.11a, Wireless LAN Medium Access Control (MAC) and Physical Layer(PHY) specifications: High-speed Physical Layer in the 5 GHz Band. IEEE Std802.11a, 1999.
    [3] IEEE 802.11g, Wireless LAN Medium Access Control (MAC) and Physical Layer(PHY) specifications: High-speed Physical Layer in the 2.4 GHz Band. IEEE Std802.11g, 2003.
    [4] IEEE 802.11n, Wireless LAN Medium Access Control (MAC) and Physical Layer(PHY) specifications: High-speed Physical Layer in the 2.4 GHz Band. IEEE Std802.11n, 2009.
    [5] Xilinx FPGA開發實用手冊,徐文波、田耘 編著,佳魁資訊,2014/12出版
    [6] http://www.edn.com/design/systems-design/4416627/2/DDR3--A-comparative-study
    [7] http://www.cnblogs.com/shengansong/archive/2012/09/01/2666213.html
    [8] http://www.wendangku.net/doc/99b345e1a26925c52cc5bfac.html
    [9] http://lauri.xn--vsandi-pxa.com/hdl/zynq/axi-stream.html
    [10] http://guqian110.github.io/pages/2015/03/18/static_timing_analysis_1_basic.html
    [11] http://www.xilinx.com/support/documentation/ip_documentation/ug761_axi_reference_guide.pdf
    [12] http://www.xilinx.com/support/documentation/boards_and_kits/vc707/ug885_VC707_Eval_Bd.pdf
    [13] http://www.xilinx.com/support/documentation/white_papers/wp257.pdf
    [14] http://www.xilinx.com/support/answers/5747.html
    [15] http://www.xilinx.com/support/documentation/user_guides/ug474_7Series_CLB.pdf
    [16] http://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf
    [17] http://www.xilinx.com/support/documentation/user_guides/ug475_7Series_Pkg_Pinout.pdf
    [18] http://www.fpga-site.com/faq.html
    [19] http://warpproject.org/trac/wiki/802.11
    [20] http://blog.csdn.net/suiyuan19840208/article/details/41788295
    [21] http://www.programgo.com/article/3214325312/
    [22] http://www.edn.com/design/systems-design/4392195/Equations-and-Impacts-of-Setup-and-Hold-Time
    [23] https://read01.com/KEoLJd.html
    [24] http://www.xilinx.com/support/documentation/data_sheets/ds183_Virtex_7_Data_Sheet.pdf
    [25] http://big5.jinri-toutiao.com/id/330082.html
    [26] http://www.eetop.cn/blog/html/96/283296-36675.html

    無法下載圖示 全文公開日期 2021/08/31 (校內網路)
    全文公開日期 2026/08/31 (校外網路)
    全文公開日期 2026/08/31 (國家圖書館:臺灣博碩士論文系統)
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